Интернет магазин китайских планшетных компьютеров

Компьютеры - Verilog - Пример

Программа Hello, world!

module main;
  initial 
    begin
      $display;
      $finish;
    end
endmodule

Два простых последовательно соединённых триггера:

module toplevel;
 input clock;
 input reset;
 
 reg flop1;
 reg flop2;
 
 always @ 
 if 
   begin
     flop1 <= 0;
     flop2 <= 1;
   end
 else
   begin
     flop1 <= flop2;
     flop2 <= flop1;
   end
endmodule

Стандарт

IEEE Std 1364—2001 — стандарт на Verilog 2001

• IEEE P1364 — рабочая группа 1364 — бывший разработчик Verilog.
• IEEE P1800 — рабочая группа 1800 — разработчик SystemVerilog и преемник рабочей группы 1364.

Операторы